TSMC gần đây đã công bố tại một hội thảo công nghệ Bắc Mỹ mật độ khiếm khuyết (D0) của công nghệ xử lý N2 (2NM) của nó so với các quy trình tiền nhiệm của nó ở cùng giai đoạn.Theo công ty, mật độ khiếm khuyết của quy trình N2 thấp hơn so với các nút sản xuất N3 (3NM), N5 (5NM) và N7 (7nm).Ngoài ra, slide cho thấy quy trình N2 của TSMC vẫn còn cách sản xuất hàng loạt hai phần tư, điều đó có nghĩa là TSMC dự kiến sẽ bắt đầu sản xuất các chip 2nm vào cuối quý IV năm 2025 như mong đợi.
Mặc dù quy trình N2 của TSMC là công nghệ xử lý đầu tiên của công ty để áp dụng bóng bán dẫn nanosheet vòng (GAA) đầy đủ, mật độ khiếm khuyết của nút này thấp hơn quy trình thế hệ trước ở cùng giai đoạn, hai phần tư trước sản xuất hàng loạt (MP).Các quy trình thế hệ trước- N3/N3P, N5/N4 và N7/N6- Tất cả các bóng bán dẫn hiệu ứng trường FIN trưởng thành được sử dụng (FINFET).Do đó, mặc dù N2 là nút đầu tiên của TSMC để áp dụng bóng bán dẫn Nanosheet GAA, nhưng việc giảm mật độ khiếm khuyết của nó lớn hơn quá trình thế hệ trước khi bước vào cột mốc sản xuất hàng loạt (HVM).
Biểu đồ này mô tả sự thay đổi của mật độ khiếm khuyết theo thời gian, kéo dài từ ba phần tư trước khi sản xuất hàng loạt đến sáu phần tư sau khi sản xuất hàng loạt.Trong số tất cả các nút được hiển thị - N7/N6 (màu xanh lá cây), N5/N4 (tím), N3/N3P (màu đỏ) và N2 (màu xanh) - mật độ khiếm khuyết giảm đáng kể khi tăng năng suất, nhưng tốc độ giảm thay đổi tùy theo độ phức tạp của các nút.Điều đáng chú ý là N5/N4 là hoạt động tích cực nhất trong việc giảm các khiếm khuyết sớm, trong khi việc cải thiện năng suất của N7/N6 là tương đối nhẹ nhàng.Mức khiếm khuyết ban đầu của đường cong N2 cao hơn so với N5/N4, nhưng sau đó giảm mạnh, rất gần với quỹ đạo giảm khiếm khuyết của N3/N3P.
Slide nhấn mạnh rằng sự đa dạng năng suất và sản phẩm vẫn là các yếu tố thúc đẩy chính để tăng tốc cải thiện mật độ khiếm khuyết.Sản xuất và các sản phẩm đa dạng lớn hơn bằng cách sử dụng quy trình tương tự có thể xác định và điều chỉnh mật độ khiếm khuyết và các vấn đề năng suất nhanh hơn, cho phép TSMC tối ưu hóa các chu kỳ học tập khiếm khuyết.TSMC tuyên bố rằng công nghệ sản xuất N2 của họ đã thu được nhiều chip mới hơn công nghệ tiền nhiệm của nó (vì TSMC hiện sản xuất các chip N2 cho điện thoại thông minh và khách hàng điện toán hiệu suất cao (HPC) có nguy cơ) và đường cong giảm mật độ khiếm khuyết về cơ bản xác nhận điều này.
Xem xét các yếu tố rủi ro do sự ra đời của một kiến trúc bóng bán dẫn mới, điều đặc biệt quan trọng đối với tốc độ giảm khiếm khuyết của N2 vẫn phù hợp với các nút dựa trên FinFET trước đó.Điều này chỉ ra rằng TSMC đã chuyển thành công chuyên môn về việc học và khiếm khuyết của mình sang kỷ nguyên Gaafet mới mà không gặp phải những thất bại đáng kể.
